Раскрыты характеристики новых процессорных разъемов AMD SP7 и SP8
Эти сокеты разработаны для будущих серверных процессоров линейки EPYC, известных под кодовыми названиями Venice и Verano, которые будут построены на архитектуре Zen 6. Выход флагманских чипов Venice ожидается в 2026 году, а более доступных Verano — в 2027-м.
Увеличение габаритов и новая конструкция
Оба новых разъема стали крупнее своих предшественников, что обусловлено возросшей вычислительной плотностью процессоров.
Габариты сокета SP7 составляют 123,6 × 100,6 мм, что примерно на 12% больше, чем у актуального SP5. Конструкция разъема состоит из четырех слоев: механизма фиксации процессора, промежуточной несущей платы, основного корпуса с контактами на материнской плате и задней усилительной пластины.
Разъем SP8, предназначенный для платформы Verano, имеет размеры 123,9 × 80,9 мм. Он на 7% крупнее сокета предыдущего поколения SP6. Важным нововведением для этой платформы стал отказ от старого механизма прижима SAM в пользу системы SRM, которая теперь используется в обоих новых сокетах.
Платформа SP7
Платформа SP7 ориентирована на высокопроизводительные системы и центры обработки данных. Ее ключевые особенности:
- Поддержка до 16 каналов памяти DDR5
- Совместимость с модулями ECC на скорости до 8000 МТ/с и MRDIMM до 12 800 МТ/с. Поддерживаются форматы RDIMM, 3DS RDIMM и Tall DIMM
- Двухпроцессорные конфигурации обеспечат поддержку до 128 линий PCIe 6.0 (с пропускной способностью 64 Гбит/с на линию) плюс 16 дополнительных линий PCIe 4.0
- Однопроцессорные системы получат 96 линий PCIe 6.0 и 8 линий PCIe 4.0
- Поддержка технологии Smart Data Cache Injection (SDCI)
Платформа SP8: корпоративный сегмент начального уровня
Платформа SP8 позиционируется как более доступное решение, однако предлагает специфические преимущества в плане интерфейсов.
Она поддерживает те же стандарты оперативной памяти, что и SP7, но ограничена 8-канальным режимом. При этом SP8 превосходит старшую платформу по количеству доступных линий PCIe 6.0: заявлено до 192 линий для двухпроцессорных систем (плюс 16 линий PCIe 4.0) и до 128 линий PCIe 6.0 для однопроцессорных (плюс 8 линий PCIe 4.0)
Архитектурные особенности процессоров Venice и Verano
Согласно утечке, процессоры EPYC Venice на базе энергоэффективных ядер Zen 6C смогут предложить до 256 ядер. В чипе разместится до 8 кристаллов CCD (по 32 ядра в каждом). Объем кэша L3 составит 128 МБ на каждый CCD, что в сумме обеспечит 1 ГБ кэш-памяти третьего уровня на процессор.
Процессоры на базе классических ядер Zen 6 получат по 12 ядер на каждый из 8 CCD-кристаллов (в сумме 96 ядер и 192 потока, как у актуальных моделей Turin). Объем кэша L3 на один CCD составит 48 МБ — это на 50% больше по сравнению с архитектурой Zen 5.
Каждый процессор будет оснащен двумя кристаллами ввода-вывода. Они обеспечат работу интерфейсов PCIe 6.0, CXL 3.1, шины Infinity Fabric 4-го поколения, работу с памятью DDR5-8000 и функционирование встроенного процессора безопасности. В технической документации также фигурируют данные о скорости MRDIMM на уровне 10 400 МТ/с.
Рост производительности приведет к увеличению энергопотребления. Ожидается, что теплопакет чипов для сокета SP7 вырастет до 600 Вт (против 400 Вт у Zen 5). Процессоры для платформы SP8 будут потреблять от 350 до 400 Вт.
Залогиньтесь, чтобы писать комментарии